SRAM的读写控制依赖于字线（WL）和位线（BL/BLB）的协同配合，整个流程体现了集成电路设计的精妙之处。

写操作流程
当需要向SRAM单元写入数据时，首先将字线（WL）置为高电平，使两个传输门晶体管导通。此时，位线对（BL和BLB）被设置为目标数据的互补电平——例如写入“1”时，BL=高电平、BLB=低电平。SRAM数据通过导通的传输门进入存储单元，强行改写内部反相器节点的状态（Q和QB）。随后，交叉耦合反相器的正反馈效应会将新数据迅速锁定，即使字线关闭，数据也能稳定保持。

读操作流程
读取数据时，同样先将字线（WL）置为高电平，导通传输门。SRAM存储单元内部节点（Q和QB）的状态会通过传输门耦合到位线对上，使原本预充到相等电位的位线之间产生微小电压差（通常为50-100mV）。这个微弱的差分信号随后被灵敏放大器（例如电压型锁存放大器）检测并放大为完整的逻辑电平（0或VDD），最终输出到数据总线上。SRAM整个读出过程无需破坏存储单元内的原始数据，属于非破坏性读取。
正是这种利用正反馈锁存和差分放大的设计思路，让SRAM在速度、功耗和可靠性之间取得了出色的平衡，也展现了集成电路工程师在微米尺度下的电路智慧。

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